近日，清華大學(xué)任天令教授帶領(lǐng)團(tuán)隊(duì)在小尺寸晶體管研究方面取得突破，首次實(shí)現(xiàn)了具有亞1納米柵極長度的晶體管，并具有良好的電學(xué)性能。

亞1納米柵長晶體管結(jié)構(gòu)示意圖，圖片來自清華大學(xué)

　　晶體管作為芯片的核心元器件，更小的柵極尺寸能讓芯片上集成更多的晶體管，并提升性能。

　　1965年，英特爾公司創(chuàng)始人之一戈登·摩爾(Gordon Moore)提出：“集成電路芯片上可容納的晶體管數(shù)目，每隔18-24個(gè)月便會增加一倍，微處理器的性能提高一倍，或價(jià)格下降一半。”這在集成電路領(lǐng)域被稱為“摩爾定律”。

　　過去幾十年，晶體管的柵極尺寸在摩爾定律的推動下不斷微縮。但近年隨著晶體管的物理尺寸進(jìn)入納米尺度，造成電子遷移率降低、漏電流增大、靜態(tài)功耗增大等短溝道效應(yīng)越來越嚴(yán)重。因此，新結(jié)構(gòu)和新材料的開發(fā)迫在眉睫。

　　目前主流工業(yè)界晶體管的柵極尺寸在12納米以上，如何促進(jìn)晶體管關(guān)鍵尺寸的進(jìn)一步微縮，引起了學(xué)術(shù)界的廣泛關(guān)注。2016年，美國勞倫斯伯克利國家實(shí)驗(yàn)室和斯坦福大學(xué)在《科學(xué)》（Science）期刊報(bào)道了團(tuán)隊(duì)利用金屬性碳納米管材料和二硫化鉬(MoS2)，實(shí)現(xiàn)了物理柵長僅為1納米的平面硫化鉬晶體管。

　　為進(jìn)一步突破1納米以下柵長晶體管的瓶頸，任天令團(tuán)隊(duì)巧妙利用石墨烯薄膜超薄的單原子層厚度和優(yōu)異的導(dǎo)電性能作為柵極，通過石墨烯側(cè)向電場來控制垂直的二硫化鉬(MoS2)溝道的開關(guān)，從而實(shí)現(xiàn)等效的物理柵長為0.34納米。相關(guān)成果近日在線發(fā)表于《自然》(Nature)期刊。

隨著摩爾定律的發(fā)展，晶體管柵長逐步微縮，直至本次研究實(shí)現(xiàn)亞1納米柵長的晶體管，圖片來自清華大學(xué)

　　“我們已經(jīng)實(shí)現(xiàn)了世界上柵極長度最小的晶體管。”清華大學(xué)集成電路學(xué)院任天令教授表示。研究發(fā)現(xiàn)，由于單層二維二硫化鉬薄膜，相較于體硅材料，具有更大的有效電子質(zhì)量和更低的介電常數(shù)，在超窄亞1納米物理柵長控制下，晶體管能有效的開啟、關(guān)閉，大量、多組實(shí)驗(yàn)測試數(shù)據(jù)結(jié)果也驗(yàn)證了該結(jié)構(gòu)下的大規(guī)模應(yīng)用潛力。

　　基于工藝計(jì)算機(jī)輔助設(shè)計(jì)(TCAD)的仿真結(jié)果進(jìn)一步表明了石墨烯邊緣電場對垂直二硫化鉬溝道的有效調(diào)控，預(yù)測了在同時(shí)縮短溝道長度條件下晶體管的電學(xué)性能情況。這項(xiàng)研究工作推動了摩爾定律進(jìn)一步發(fā)展到亞1納米級別，同時(shí)為二維薄膜在未來集成電路的應(yīng)用提供了參考依據(jù)。

亞1納米柵長晶體管器件工藝流程示意圖、表征圖以及實(shí)物圖，圖片來自清華大學(xué)

　　“在相當(dāng)長的一段時(shí)間內(nèi)，要打破這一紀(jì)錄是非常困難的。”紐約州立大學(xué)布法羅分校納米電子學(xué)科學(xué)家Huamin Li評價(jià)道，這項(xiàng)新工作將柵極的尺寸極限進(jìn)一步縮小到“僅一層碳原子的厚度”。

　　論文通訊作者為清華大學(xué)集成電路學(xué)院任天令教授和田禾副教授，清華大學(xué)博士生吳凡、沈陽和田禾副教授為共同第一作者，其他參加研究的作者包括清華大學(xué)碩士生侯展、任杰、博士生茍廣洋、楊軼副教授和華東師范大學(xué)通信與電子工程學(xué)院孫亞賓副教授